高通 HBC 架構：把 AI 加速器堆進 DRAM 底下，挑戰 HBM 瓶頸
高通在 2026 投資者日揭曉 HBC 架構，改用 LPDDR 與 3D 堆疊，把計算單元直接放在記憶體底下。官方稱單位功耗帶寬可達 HBM 的 5 至 7 倍，Gen1、Gen2 也已排出明確路線圖。
📌 來源： koc.com.tw/archives/647312 【20260628 AI基礎架構】【高通】【主題：HBC 架構登場，改寫 AI 記憶體關係】 發布者：anson4139 高通在 2026 投資者日正式公布全新 HBC（High-Bandwidth Compute）架構，主打把 AI 加速器直接堆疊在 LPDDR 記憶體底下，試圖從架構層面解決 AI 推理的「記憶體牆」問題。🔧 這套設計不再依賴 HBM，而是透過 3D 堆疊與 TSV（矽通孔）把計算單元和記憶體緊密結合，讓資料傳輸距離更短、延遲更低，目標是把延遲降到接近 SRAM 等級。 高通強調，HBC 也避開了 HBM 常見的痛點，包括需要矽中介層、封裝複雜、成本高、功耗與發熱壓力大等問題；改用 LPDDR，則可借力成熟供應鏈，降低量產風險。📦 官方公布的數據顯示，HBC 在單位功耗帶寬上可達 HBM 的 5 到 7 倍，單位功耗容量則是片上 SRAM 的 200 倍以上。HBC Gen1 對應 AI250 加速器，每張加速卡有效帶寬達 133 TB/s；Gen2 對應 AI300，則將有效帶寬再拉高，並宣稱單位功耗帶寬可達 HBM 的 7 倍。 產品時程也已排定：HBC Gen1 搭配 AI250 預計 2027 年年中啟動商業化樣品測試，HBC Gen2 搭配 AI300 則預計 2028 年推出。這項技術是高通「Dragonfly」資料中心產品體系的一環，目標是把 CPU、AI 加速器與近記憶體架構整合，持續降低 AI 推理的單位算力成本。🚀 #高通 #AI基礎架構 #資料中心 #LPDDR #HBM #TSV #AI加速器 出處：電腦王阿達 高通 HBC 架構：把 AI 加速器堆進 DRAM 底下，挑戰 HBM 瓶頸 — AI 生成解析圖
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